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DAC5674
SLWS148A SEPTEMBER 2003 REVISED OCTOBER 2005
www.ti.com
25
Figure 29 shows an equivalent circuit for the clock input.
CLK
Internal
Digital In
CLKC
CLKGND
R1
10 k
AVDD
R1
10 k
R2
10 k
R2
10 k
AVDD
CLKVDD
Figure 29. Clock Input Equivalent Circuit
Figure 30, Figure 31, Figure 32, and Figure 33 show various input configurations for driving the differential
clock input (CLK/CLKC).
RT
200
CLK
1:4
CLKC
Termination Resistor
Swing Limitation
Optional, May Be Bypassed
for Sine Wave Input
CAC
0.1
F
Figure 30. Preferred Clock Input Configuration
Ropt
22
CLK
1:1
CLKC
Optional, Reduces
Clock Feedthrough
CAC
0.01
F
TTL/CMOS
Source
Ropt
22
CLK
CLKC
Node CLKC
Internally Biased
to IVDD 2
TTL/CMOS
Source
0.01
F
Figure 31. Driving the DAC5674 With a Single-Ended TTL/CMOS Clock Source
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